华为公司董事、半导体业务部总裁何庭波女士于2026年5月25日在电气电子工程师学会举办的国际电路系统研讨会上发表主旨演讲，提出了指导半导体产业发展的新原则——韬定律。她指出，摩尔定律的“几何缩放”面临停滞及约束，而“韬定律”的“时间缩放”则是回归本源的目标。
摩尔定律提出六十年来，半导体行业以纳米衡量进步，目标是让晶体管变得更小。但在2005年后，器件“几何缩放”带来的功耗缩放失效，7nm以后，每个晶体管成本趋于平坦甚至上升。此外，国内还面临高端EUV光刻机卡脖子的问题，单纯缩进几何尺寸面临停滞。追其本源，器件的微缩缩短了信号传输路径，本质上是时间的缩减，因此根本目标是缩短系统的时间。华为总结出一套方法论，以时间常数τ衡量，在晶体管、电路、芯片、系统四个维度缩小时间常数τ，并在手机移动处理器和AI数据中心进行了量产验证。
在晶体管层面，目标是缩小本征开关延迟，通过迁移率增强、应变工程、高κ／金属栅极和GAA架构来实现。电路层面，通过更低电阻率的导体、低κ介电质以及垂直集成缩短线长来解决信号路径上的RC传播延迟。芯片层面，通过架构选择、流水线深度、存储层次和片上互联来缩小计算和存储器访问延迟。系统层面，通过互连拓扑、协议栈和互联架构设计来缩小端到端消息和同步时间。
华为将在2026年秋季推出采用逻辑折叠工艺的移动SoC芯片，在固定工艺节点上实现55%的等效晶体管密度提升和41%的能效提升。这一技术依靠混合键合工艺和TSV工艺实现三维空间的拓扑重组。未来十年，“逻辑折叠”预计将演进至更多层芯片堆叠，带动前道晶圆的用量成倍提升。
在AI系统上，从多芯片和系统层面缩短时延，超节点本身就是“韬定律”的实践之一。华为重点提到灵衢总线、近封装光引擎Hi-ONE以及3D折叠的封装拓扑重组技术，预计到2035年可实现超过100倍的硬件集成度增长。
